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高密度封装进展

发布时间:2020-07-21 18:07:16 阅读: 来源:热收缩带厂家

元件全部埋置于基板内部的系统集成封装 (MultiDeviceSub-assemblieEmbeddingallPassiveandActiveComponentsinSubstrate) 伴随轻薄短小、高性能便携电子设备的急速增加,将电子元器件埋置于基板内部的所谓后SMT(post-SMT)封装技术已初见端睨。目前,虽然是以埋置R、C、L等无源元件为主,但近年来,将芯片等有源元件,连同元源元件全部埋置于基板内部的终极三维封装技术也在迅速进展之中。 1.驱动高密度封装快速发展的两个车轮发展,第一个车轮是以手机为代表的便携电子设备向小型、轻量、薄型方向的进步,电子封装必须适应其发展;第二个车轮是高集成度、超微细化半导体IC元件性能的提高,电子封装必须满足其需求。 关于前者,除了IC卡等超薄形封装必不可少外,即使是微机、笔记本电脑、手机、数码相机、PDA等,对封装小型、轻量化的要求也有增无减。从这种意义上讲,超薄型封装的重要性不言而誉。图1表示采用薄形封装的电子设备的实例。 关于后者,如图2年示,半导体IC元件的特征尺寸正向亚0.1um进展.。与此相应,半导体快速提高。但是,这种发展都大大受制于电子封装。从现状看,电子封装100um的“特征尺寸”比之半导体芯片0.1um的特征尺寸要大本个数量级。由SMT技术将电子元器件实装在基板上的传统技术已拖住半导体IC元件快速发展的后腿。因此,急需开发将IC芯片及其他元件封装在数微米及数十微米范围内的新型封装技术。 被人们知名人士为芯片上系统的SoC(SystemonChip),即系统LSI,是,将一个电子系统制作在同一块芯片上。但是,这种方法有很大的局限性。自先,SoC并不适用于所有的电路。而且,即使制作在同一块IC芯片上,随着半导体芯片特征尺寸逐渐接近到0.1um,若原来的工艺路线,在微细化技术的延长线上将遇到如图2所示,难以跨越的壁垒。换句话说,采用现有的半导体工艺技术,要实现0.1um以下的特征宽度几乎是不可能。为此,必须采用新的工艺和材料。例如,用金属镶嵌工艺(damassin)在沟槽(trench),内埋置Cu,代替传统的二维布线,从而使布线导体电阻有效降低;开发介电常数小于2的超低介电常数绝缘层;采用SOI结构及引入SoGe半导体材料等。 如此说来,半导体芯片在进步向高集成度发展的过程中,仅靠芯片上系统(SoC:SystemOnChip)并不能解决所有问题。今后,随着工作频率的不断提高,以克服EMI(electromagneticinterference)为中心,必然会采用更多的无源元件。从而,充分利用布线板,将多个元件高密度且最短距离地封装,就显得格外重要。传统的封装方式为实现这一目的,已经或正在采取各种各样的措施。例如:IC封装及无源元件的小型化、端子密节距化、元件复合化、基板布线图形微细化、互连孔经微细化、密节距微互联技术等等。但是,所有这些无一不是针对IC元件及无源无件搭载在基板上,通过互连线连接的传统封装方式。如图2所示,靠这种传统封装,即使在其延长线上,布线宽度/布线距离充其量能百叶窗到数十um水平,这对于更高速回路来说,与IC目样,会遇到由布线阻抗等引发的各种问题。 现在看来,避免上述问题的理想方案是,将需要搭载的所有元器埋置在基板内部,做成一体化结构。这样做不仅能实现小型、薄型封装,还可以保证元件电极间的距离达到最短。 近年来,电子元器件和印制线路板正发生日新月异的变化。IC元件在实现了超小型封装(如CSP)之后,一部分存储器元件等正在向三维(如采用芯片叠层、封装叠层、硅图片叠)封装方向发展。 与此同时,元源元件正从片式元件向陶瓷复合部件方向转变。其中,搭载IC芯片的埋置无源无件的基板模块,作为高密度封装发展的方向,发展日趋活跃。而且,这些在陶瓷系统中已基本成熟的前提下,正逐渐在树脂系基板系统中转移并推广。特别是,还出现了将无源及有源元件全部埋置于基板内部的的终极三维封装形式。 即使是SI芯片本身,为适应这种形式的发展,也正发生着一些变化。一方面芯片中集成无源元件,从而构成集成有无源元件的集成芯片;另一方面,芯片做成便于埋置于基板内部的系统集成封装创造了条件。 下面,就高密度封装在这方面的进展加以介绍。 2.电子元器件及封装的发展动向 在电子元器件向轻薄生龙活虎短小化及高性能、多功能的发展进程中,IC封装不断进展:以单芯片封装来说,已从QFP及TCP向BGA、CSP等小型化进展,随着硅圆片级CSP(WLPCSP)的出现,已实现与裸芯片尺寸完全一致的超小型封装(见图3(a)~(d));而且,通过将不同种芯片二维或三维组装在一起(MCP:muhi-chippackage),构成一个多芯征组件(MCM),近年来又有新的进展(见图3(e)~(i));与此同时,将所有上述元件及电路制作在同一芯片(SOC)的系统LSI(见图3(j)),研究开发也相当活跃。但是,系统LSI设计复杂,开发时间长,显然不适合于短寿命期及少量、多品种制品。此外,也难以满足用永及时采用新功能IC的要求。由此看来,采用MCP及MCM等多芯片封装形式是必然趋势。 上述的三维MCP(图3(g)~(i))中,由2~4个芯片叠层在一起的封装制品已经面市,成功用于手机中,且不可或缺。在今后的1~2年中,5~6块芯片叠层的制品也会出现。由于在同一封装中叠层再多的芯片越来越困难,可以将芯片叠层封装与薄型封装叠层相组合。富士通公司已开发出将8块芯片三维叠装在一起的形式(图3(i))。而且,与新的芯片减薄工艺相结合,可以将芯片厚度减薄到25mm。这样,8块芯片叠装在一起的高度仅为2.0mm.按照这种方法,不久将有10块芯片叠装在一起的封装产品问世. 不仅是为了超小型、高密度化,而且充分发挥半导体IC的性能方面,也迫切要求IC芯片三维封装。今后,这种形式的封装制品会急速增加。 再从无源元件讲,C、R、L等片式元源元件的尺寸正不断缩小。1996年前后问世的0630(0.6mm

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